CÁC VI MẠCH hỗ TRỢ bộ VI xử lý (8086 - 8088) (cấu TRÚC máy TÍNH SLIDE) (chữ biến dạng do slide dùng font VNI times, tải về xem bình thường)

BÀI 3

CÁC VI MẠCH HỖ
TRỢ BỘ VI XỬ LÝ
8086/8088


Ni dung
1. Bộ tạo xung đồng hồ 8284A
2. Mạch điều khiĨn BUS 8288
3. Bus HT cđa m¸y tÝnh PC/XT
4. Bus HT của máy tính PC/AT
5. Bài tập về nhà


1. Bộ tạo xung đồng hồ 8284A
1.1. Chức năng của bộ tạo xung đồng
hồ 8284A (Clock Generator):
Cung cấp xung nhịp clock cho bộ
vi xử lý 8086/8088 và các ngoại vi.
Tạo tín hiệu READY đến CPU,
nếu Bộ nhớ v Vo/Ra sẵn sàng.
Tạo tín hiệu RESET cho CPU, nếu
RES=0


1.2. S chõn
CSYNC

1

18

PCLK

2

17

X1

AEN1

3

16

X2

RDY1

4

8

15

ASYNC

READY

5

4

14

EFI

RDY2

6

A

13

F /C

8
2

Vcc

AEN2

7

12

OSC

CLK

8

11

RES

GND

9

10

RESET

Hình 1.3. Vi mạch 8284A


Các chân tín hiệu vào:








RES:

mức thấp - khởi động lại
X1, X2: nối thạch anh
F/ C:
chọn tần số ngoài/hay thạch anh
EFI:
nối tới tín hiệu tần số ngoài
CSYNC: đồng bộ nhiều xung đồng hồ (đa 8284A)
AEN1, AEN2 :
mức thấp-làm RDY, có hiƯu lùc
RDY1, RDY2, :
Bus ready chØ thÞ thiÕt bÞ nèi CPU
sẵn sàng










AEN v RDY mc tớch cc => CPU hoặc DMA chèn thêm trạng thái đợi

ASYNC: ThÊp-®ång bé READY 2 tầng, cao-đồng bộ 1 tầng
Các chân tín hiệu ra:
RESET: nối với chân RESET của 8088
OSC:
xung nhịp có tần số thạch anh Fc
CLK:

xung nhịp có tần số Fc/3
PCLK: xung nhịp có tần số Fc/6
READY: tín hiệu RDY đợc đồng bộ
(nối víi READY cđa CPU)


1.3. Sơ đồ nguyên lý bên trong 8284
RES
14,318
18
Mhz

D
Q
X1
X2

GND
NC
GND
DMAWAI
T
RDY/WAI
T
GND
+5V
GND

510


510


F/C
EFI
CSYN
C
RDY1
AEN1
RDY2
AEN2
async

CK

XTAL
OSC

CK
D
Q
FF2

Chia 3

Chia 2

SYNC

SYNC

CK
D
Q
FF2

H×nh 1.1. Mạch tạo đồng hồ 8284A

RESET
tới 8088
OSC
14,3818
Mhz
đến khe
cắm
mở rộng
PCLK
2,38683
Mhz
tới 8253
CLK
4,772776
Mhz
tới 8088
READY
tíi 8088


1.4. Dạng sóng ra
OSC

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK
PCLK

Hì
nh 1.2 Dạng sóng ra

fCLK = 1/3.fOSC
fPCLK = 1/6. fOSC


Ví dụ 1.
Máy tính IBM PC/XT có một thạch anh 24 MHz
tại các chân X1, X2 của 8284. Tính tần số tại
các đầu ra:
a) OSC
b) CLK
c) PCLK.
Giải:
a) OSC = 24 MHz, bằng tần số thạch anh.
b) CLK = 8 MHz, bằng 1/3 tần số thạch anh.
c) PCLK = 4 MHz, bằng 1/6 tần số thạch anh.


1.5 Phối ghép 8284 với 8088
Memory
X1
XTAL

CLK

ALE

CLK

8284A

8086/88

X2

READY

READY
DMAWAIT
RDY/WAIT
Reset
chọn bộ dao động

RDY1
AEN1
RES
F/C EFI

Reset

A/D

Address

G
Q0-7
A0-19
74373

DT/R

RES DEN
D0-7

DIR

Data

B0-7

dao ng ngoi

EN
74245

Hình 1.5. Phối ghép 8284A với 8086
trong máy tÝnh PC/XT


2. VI Mạch điều khiển BUS 8288
ã Sơ đồ khối
ã Bố trí chân
ã Các khối bên trong

Sơ đồ khối
+ 5V
GND

S0
S1
S2

8288
Lối vào
Giải mÃ
trạng
thái

Lối ra
Tạo tín
hiệu
lệnh

MRDC
MWTC
AMWC
IORC
IOWC

AIOWC
INTA

CLK
AEN
CEN
IOB

Điều
khiển
logic

Tạo tín
hiệu
điều
khiển

DT/R
DEN
MCE/PDEN
ALE

Hình 2.1. Sơ đồ khối chip điều khiển BUS 8288


IOB
CLK
S1
DT/ R
ALE
AEN
MRDC
AMWC

MWTC
GND

1
2
3
4
5
6
7
8
9
10

8
2
8
8

20
19
18
17
16
15
14
13
12
11

Vcc
S0
S2
MCE/PDEN
DEN
CEN
INTA
IORC
AIOWC
IOWC

ình 2.2. Chân của chíp điều khiển bus 82


Khối giải mà trạng thái của 8288
S2

S1

S0

Trạng thái bộ vi xử
lý

Lệnh 8288

0

0

0

Báo nhận ngắt

INTA

0

0

1

Đọc cổng I/O

IORC

0

1

0

Ghi cổng I/O

IOWC, AIOWC

0

1

1

Dừng

Không có

1

0

0

Truy nhập mà lệnh

MRDC

1

0

1

Đọc bộ nhớ

MRDC

1

1

0

Ghi bộ nhớ

MWTC, AMWC

1

1

1

Thụ động

Không có


Khối điều khiển lô-gic có các tín
hiệu vào sau:
CLK: tÝn hiƯu ®ång hå tõ 8284 (clock)
 AEN: Më mạch địa chỉ của 8288 (address enable).
CEN: Cho phép 8288 phát lệnh (Command Enable).
IOB : chọn chế độ bus vào ra hay bus hệ thống.



IOB=1, mạch 8288 làm việc ở chế độ bus vào/ra.
IOB=0, mạch 8288 làm việc ë chÕ ®é bus hƯ
thèng.

(IBM PC chØ dïng bus hƯ thống nên chân này nối xuống
thấp)


Khối tạo tín hiệu lệnh đa ra các
tín hiệu sau:
MRDC (Memory read command)
 MWTC (memory write command)
 AMWC (advanced memory write)
 IORC (I/O Read Command)
 IOWC (I/O write command)
 AIOWC (advanced I/O write command)
 INTA (Interrupt Acknowledge)


Khối tạo tín hiệu điều khiển đa ra các
tín hiÖu sau:
DT/R (Data Transmit/Receive)
DEN (Data Enable)
MCE/PDEN (master cascade enable/peripheral
data enable)
ALE (address latch enable)


3. Bus HT của máy tính
PC/XT
Bao gồm:
ã Bus địa chỉ.
ã Bus dữ liệu.
ã Bus điều khiển.

3.1. Bus địa chỉ
Mạch chốt địa chỉ dùng 3 vi mạch chốt 8bit 74LS373:
3
2
Sơ
đồ
chân:
D0
Q0
4
5
7
8
13
14
17
18
11

1

D1
D2
D3
D4
D5
D6
D7

Q1
Q2
Q3
Q4
Q5
Q6
Q7

6
9
12
15
16
19

LE
OE
74LS373

Bảng chân lý:

D-đầu vào.
Q-đầu ra 3 trạng thái.
LE-Latch Enable: cho phép
chốt.
OE-Output Enable: cho phép
ra.

OE

LE

L
L
L

H
H
L

D(Vào Q(ra)
)
H
H
L
L
Không
x
thay đổi


Mạch lô-gic:
OC
D1
D2
D3
D4
D5
D6

D7
D8

Q1
OC
Q2
OC
Q3
OC
Q4
OC
Q5
OC
Q6
OC
Q7
OC
Q8
OC
LE

(E
nable latch)


DM74LS373/DM74LS374
3-STATE Octal D-Type Transparent Latches and
Edge-Triggered Flip-Flops

3.2. Bus dữ liệu
Bus dữ liệu sử dụng vi mạch đệm/thu phát
8-bit 74LS245
Đệm bus: thực chất là tăng cờng tín hiệu trên
các bus.
Các bộ đệm tín hiệu dùng trong máy tính PC
là 74LS244 và 74LS245. Mạch
phát
Vcc thu GND
1
VCC
DIR
20
74LS245:
A1
B1
G
2
A1
19
A2
B2
3 phát 74LS245:
Mạch
B1
A2 thu
18
74LS245
A3
A4

A5
A6
A7
A8
GND

4
5
6
7
8
9
10

17
16
15
14
13
12
11

B2
B3
B4
B5
B6
B7
B8

A3
A4
A5
A6

B3
B4
B5

A7
A8

B7

B6

DIR
Direction control

g

B8
Enable


Bảng chân lý
G

DIR

OUT

L

L

BA

L

H

AB

H

x

Hi Z


OCTAL BUS TRANSCEIVER


3.3. Bus điều khiển
ã Vi mạch điều khiển bus 8288 cung cấp
các tín hiệu điều khiển bus hệ thống
nh:
MEMR, MEMW , IOR , IOW , ALE , DT / R , DEN
ã Mạch tạo tín hiệu AEN cung cấp tín hiệu

phân chia quyền điều khiển bus hệ
thống của CPU và DMAC.
AEN – Address Enable


M¹ch t¹o tÝn hiƯu AEN
 IBM PC cã hai thiÕt bị chủ bus: Bộ xử lý
8088 và DMA Controller.
Phân chia bus b»ng tÝn hiÖu AEN nh sau:
 AEN=0  CPU8088 làm chủ bus.
 AEN=1  DMA làm chủ bus.
 Trong chu kỳ 8088 bus: 8088 phát địa chỉ
và các tÝn hiƯu ®iỊu khiĨn bus.
 Trong chu kú DMA: DMA controller 8237 phát
địa chỉ và các tín hiệu điều khiển.